SN65LVDS302ZXH

Texas Instruments
595-SN65LVDS302ZXH
SN65LVDS302ZXH

Nsx:

Mô tả:
LVDS Interface IC Programmable 27-bit display serial inter A 595-SN65LVDS302ZXHR

Mô hình ECAD:
Tải xuống Thư viện Tải miễn phí để chuyển đổi tệp tin này cho Công cụ ECAD của bạn. Tìm hiểu thêm về Mô hình ECAD.

Có hàng: 347

Tồn kho:
347 Có thể Giao hàng Ngay
Thời gian sản xuất của nhà máy:
6 Tuần Thời gian sản xuất tại nhà máy dự kiến để có số lượng lớn hơn mức hiển thị.
Số lượng lớn hơn 347 sẽ phải tuân thủ các yêu cầu đặt hàng tối thiểu.
Tối thiểu: 1   Nhiều: 1
Đơn giá:
$-.--
Thành tiền:
$-.--
Dự kiến Thuế quan:

Giá (USD)

Số lượng Đơn giá
Thành tiền
$3.53 $3.53
$2.65 $26.50
$2.43 $60.75
$2.19 $219.00
$2.07 $517.50
$1.98 $1,140.48
$1.90 $2,188.80
$1.86 $5,356.80

Bao bì thay thế

Nsx Mã Phụ tùng:
Đóng gói:
Reel, Cut Tape, MouseReel
Sẵn có:
Có hàng
Giá:
$2.98
Tối thiểu:
1

Sản phẩm Tương tự

Texas Instruments SN65LVDS302ZXHR
Texas Instruments
Serializers & Deserializers - Serdes Programmable 27-bit display serial inter A 595-SN65LVDS302ZXH

Đặc tính Sản phẩm Thuộc tính giá trị Chọn thuộc tính
Texas Instruments
Danh mục Sản phẩm: IC giao diện LVDS
RoHS:  
Serial Interface Receiver
300 Mb/s
LVDS
CMOS
1.95 V
1.65 V
- 40 C
+ 85 C
SMD/SMT
NFBGA-80
With ESD Protection
Tray
Nhãn hiệu: Texas Instruments
Nhạy với độ ẩm: Yes
Pd - Tiêu tán nguồn: 64.7 mW
Sản phẩm: LVDS Interface ICs
Loại sản phẩm: LVDS Interface IC
Sê-ri: SN65LVDS302
Số lượng Kiện Gốc: 576
Danh mục phụ: Interface ICs
Đã tìm thấy các sản phẩm:
Để hiển thị sản phẩm tương tự, hãy chọn ít nhất một ô
Chọn ít nhất một hộp kiểm ở trên để hiển thị các sản phẩm tương tự trong danh mục này.
Các thuộc tính đã chọn: 0

Chức năng này cần phải bật JavaScript.

USHTS:
8542390090
TARIC:
8542399000
ECCN:
EAR99

SN65LVDS302 Display Serial Interface Receiver

Texas Instruments SN65LVDS302 Programmable 27-Bit Display Serial Interface Receiver de-serializes FlatLink™ 3G compliant serial input data to 27 parallel data outputs. The Texas Instruments SN65LVDS302 receiver contains one shift register to load 30 bits from 1, 2, or 3 serial inputs. After checking the parity bit, it latches the 24-pixel and three control bits to the parallel CMOS outputs. If the parity check confirms correct parity, the Channel Parity Error (CPE) output remains low. If a parity error is detected, the CPE output generates a high pulse while the data output bus disregards the newly received pixel. Instead, the last data word is held on the output bus for another clock cycle.